設計人員可以使用HLS和Achronix的ACE設計工具，使用集成開發環境（IDE）快速從C ++過渡到FPGA。這種結合可以減少5G無線和其他設計應用的開發工作，這些應用需要使用經過驗證的基於C的設計流程進行配置的SoC中需要高性能FPGA技術的產品。

Mentor Calypto系統部門的市場總監Ellie Burns表示：“ Achronix eFPGA具有巨大的能力，可以適應現場可編程SoC的最新變化和新要求。結合Catapult HLS和C ++的驗證速度，芯片設計人員現在可以在數天而不是數週或數月的時間內輕鬆地將算法從變更到新的低功耗，高性能硬件轉變為硬件。

夥伴的技術流程允許設計人員在IP開發的後期階段進行算法更改並優化數字微體系結構。生成的寄存器傳輸級別（RTL）代碼的軟件測試可以重複使用，據稱可將專用RTL測試平台的需求減少80％以上。

Speedcore eFPGA IP使客戶能夠創建具有特定邏輯，存儲器和DSP資源的定制可編程結構，以滿足特定應用的要求。除5G無線基礎設施外，它們還可用於數據中心，高級駕駛員輔助系統（ADAS）和自動駕駛汽車。