นักออกแบบสามารถใช้สภาพแวดล้อมการพัฒนาแบบรวม (IDE) เพื่อเปลี่ยนจาก C ++ เป็น FPGA อย่างรวดเร็วโดยใช้เครื่องมือออกแบบ ACE ของ HLS และ Achronix การรวมกันนี้สามารถลดความพยายามในการพัฒนาสำหรับ 5G ไร้สายและแอพพลิเคชั่นการออกแบบอื่น ๆ ที่ต้องการเทคโนโลยี FPGA ที่มีประสิทธิภาพสูงใน SoCs โดยกำหนดค่าโดยใช้โฟลว์การออกแบบที่ได้รับการพิสูจน์แล้ว

Ellie Burns ผู้อำนวยการฝ่ายการตลาดแผนก Calypto Systems กล่าวว่า“ Achronix eFPGA นำเสนอความสามารถอย่างมากในการปรับให้เข้ากับการเปลี่ยนแปลงที่ล่าช้าและข้อกำหนดใหม่ใน SoC ที่ตั้งโปรแกรมได้ เมื่อรวมกับ Catapult HLS และความเร็วในการตรวจสอบของ C ++ ตอนนี้ผู้ออกแบบชิปสามารถเปลี่ยนจากอัลกอริทึมเป็นฮาร์ดแวร์ประหยัดพลังงานและประสิทธิภาพสูงใหม่ได้อย่างง่ายดายในวันแทนที่จะเป็นสัปดาห์หรือเป็นเดือน”

การไหลของเทคโนโลยีของพันธมิตรช่วยให้นักออกแบบสามารถทำการเปลี่ยนแปลงอัลกอริทึมในขั้นตอนสุดท้ายของการพัฒนา IP และเพิ่มประสิทธิภาพของสถาปัตยกรรมไมโครดิจิทัล การทดสอบซอฟต์แวร์สำหรับรหัส register transfer level (RTL) ที่สร้างขึ้นสามารถนำกลับมาใช้ใหม่ซึ่งอ้างว่าช่วยลดความจำเป็นในการใช้ม้านั่งทดสอบ RTL โดยเฉพาะได้มากกว่า 80%

Speedcore eFPGA IP ช่วยให้ลูกค้าสามารถสร้างโปรแกรมที่ปรับแต่งได้ตามความต้องการด้วยตรรกะหน่วยความจำและทรัพยากร DSP เพื่อตอบสนองความต้องการของแอปพลิเคชันเฉพาะ เช่นเดียวกับโครงสร้างพื้นฐานไร้สาย 5G พวกเขาสามารถใช้ในศูนย์ข้อมูลระบบช่วยเหลือผู้ขับขี่ขั้นสูง (ADAS) และยานพาหนะอัตโนมัติ