設計者は統合開発環境（IDE）を使用して、HLSとAchronixのACE設計ツールを使用してC ++からFPGAにすばやく移行できます。この組み合わせにより、実績のあるCベースの設計フローを使用して構成された、SoCで高性能FPGAテクノロジーを必要とする5Gワイヤレスおよびその他の設計アプリケーションの開発労力を削減できます。

メンターは、Calypto Systems部門のマーケティングディレクターであるEllie Burns氏は次のように述べています。 Catapult HLSおよびC ++の検証速度と相まって、チップ設計者はアルゴリズムの変更から新しい低電力、高性能ハードウェアに数週間または数か月ではなく数日で簡単に移行できるようになりました。」

パートナーのテクノロジーフローにより、設計者はIP開発の後半の段階でアルゴリズムを変更し、デジタルマイクロアーキテクチャを最適化できます。生成されたレジスタ転送レベル（RTL）コードのソフトウェアテストを再利用できます。これにより、専用のRTLテストベンチの必要性が80％以上削減されるとされています。

Speedcore eFPGA IPを使用すると、特定のアプリケーションの要件を満たす特定のロジック、メモリ、DSPリソースを使用して、カスタマイズされたプログラマブルファブリックを作成できます。 5Gワイヤレスインフラストラクチャだけでなく、データセンター、先進運転支援システム（ADAS）、自動運転車でも使用できます。