يمكن للمصممين استخدام بيئة التطوير المتكاملة (IDE) للانتقال بسرعة من C ++ إلى FPGA باستخدام أدوات تصميم ACE HLS و Achronix. يمكن للمزيج أن يقلل من جهود التطوير لتطبيقات 5G اللاسلكية وغيرها من تطبيقات التصميم التي تتطلب تقنية FPGA عالية الأداء في SoCs ، والتي تم تكوينها باستخدام تدفق تصميم معتمد على C.

قال إيلي بيرنز ، مدير التسويق بقسم أنظمة Calypto ، Mentor: “توفر Achronix eFPGA قدرة هائلة على التكيف مع المتغيرات المتأخرة والمتطلبات الجديدة في شركة نفط الجنوب القابلة للبرمجة الميدانية. إلى جانب Catapult HLS وسرعة التحقق من C ++ ، يمكن لمصممي الشرائح الآن الانتقال بسهولة من تغيير الخوارزمية إلى أجهزة جديدة منخفضة الطاقة وعالية الأداء في أيام بدلاً من أسابيع أو شهور ".

يتيح التدفق التكنولوجي للشركاء للمصممين إجراء تغييرات حسابية في المراحل المتأخرة من تطوير IP وتحسين البنية الدقيقة الرقمية. يمكن إعادة استخدام اختبارات البرمجيات لرمز مستوى نقل السجل الذي تم إنشاؤه (RTL) ، والذي يُزعم أنه يقلل من الحاجة إلى مقاعد اختبار RTL المخصصة بأكثر من 80٪.

يُمكّن Speedcore eFPGA IP العملاء من إنشاء نسيج مخصص قابل للبرمجة ، مع موارد منطق وذاكرة و DSP محددة لتلبية متطلبات تطبيق معين. بالإضافة إلى البنية التحتية اللاسلكية 5G ، يمكن استخدامها في مراكز البيانات وأنظمة مساعدة السائق المتقدمة (ADAS) والمركبات المستقلة.