Maaaring magamit ng mga taga-disenyo ang pinagsama-samang kapaligiran sa pag-unlad (IDE) upang mabilis na pumunta mula sa C ++ patungong FPGA gamit ang mga tool ng disenyo ng HLS at Achronix's ACE. Ang kumbinasyon ay maaaring mabawasan ang pagsisikap ng pag-unlad para sa 5G wireless at iba pang mga aplikasyon ng disenyo na nangangailangan ng mataas na pagganap na teknolohiya ng FPGA sa SoCs, na-configure gamit ang isang napatunayan na C ‑ batay sa daloy ng disenyo.

Si Ellie Burns, director ng marketing, Calypto Systems division, sinabi ni Mentor: "Nag-aalok ang Achronix eFPGA ng isang napakalaking kakayahang umangkop sa huli na pagbabago at bagong mga kinakailangan sa isang patlang na programmable na SoC. Kaisa sa Catapult HLS at ang bilis ng pag-verify ng C ++, ang mga nagdidisenyo ng chip ay madali na ring umalis mula sa pagbabago ng algorithm sa bagong mababang lakas, mataas na pagganap ng hardware sa mga araw kaysa sa mga linggo o buwan. "

Ang daloy ng teknolohiya ng mga kasosyo ay nagpapahintulot sa mga taga-disenyo na gumawa ng mga pagbabago sa algorithm sa mga huling yugto ng pag-unlad ng IP at i-optimize ang digital micro-arkitektura. Ang mga pagsubok sa software para sa nabuong antas ng paglilipat ng rehistro (RTL) na code ay maaaring gamitin muli, na inaangkin na bawasan ang pangangailangan para sa mga nakatuong mga RTL test sa paglipas ng higit sa 80%.

Pinapayagan ng Speedcore eFPGA IP ang mga customer na lumikha ng isang pasadyang maaaring ma-program na tela, na may tiyak na lohika, memorya at DSP upang matugunan ang mga kinakailangan ng isang partikular na aplikasyon. Gayundin ang imprastraktura ng 5G na wireless, maaari silang magamit sa mga data center, advanced na mga sistema ng tulong sa driver (ADAS) at awtonomikong sasakyan.