Projektanci mogą korzystać ze zintegrowanego środowiska programistycznego (IDE), aby szybko przejść z C ++ do FPGA, korzystając z narzędzi projektowych HLS i Achronix ACE. Ta kombinacja może zmniejszyć wysiłek rozwojowy w zakresie bezprzewodowych aplikacji 5G i innych aplikacji projektowych wymagających wysokowydajnej technologii FPGA w układach SoC, skonfigurowanych przy użyciu sprawdzonego przepływu projektowego opartego na C.

Ellie Burns, dyrektor marketingu, dział Calypto Systems, Mentor powiedział: „Achronix eFPGA oferuje ogromną zdolność do dostosowania się do późnych zmian i nowych wymagań w programowalnym SoC. W połączeniu z Catapult HLS i szybkością weryfikacji C ++ projektanci układów mogą teraz łatwo przejść od zmiany algorytmu do nowego sprzętu o niskiej mocy i wysokiej wydajności w ciągu kilku dni, a nie tygodni lub miesięcy. ”

Przepływ technologii partnerów umożliwia projektantom wprowadzanie zmian algorytmicznych na późnych etapach opracowywania adresów IP i optymalizację cyfrowej mikroarchitektury. Testy oprogramowania wygenerowanego kodu poziomu transferu rejestru (RTL) mogą być ponownie użyte, co, jak twierdzi, zmniejsza zapotrzebowanie na dedykowane stanowiska testowe RTL o ponad 80%.

Speedcore eFPGA IP umożliwia klientom tworzenie spersonalizowanych programowalnych struktur, z określoną logiką, pamięcią i zasobami DSP, aby spełnić wymagania konkretnej aplikacji. Oprócz bezprzewodowej infrastruktury 5G można je stosować w centrach danych, zaawansowanych systemach wspomagania kierowcy (ADAS) i pojazdach autonomicznych.