Desainer dapat menggunakan lingkungan pengembangan terintegrasi (IDE) untuk dengan cepat beralih dari C ++ ke FPGA menggunakan alat desain HLS dan Achronix ACE. Kombinasi ini dapat mengurangi upaya pengembangan untuk 5G nirkabel dan aplikasi desain lainnya yang membutuhkan teknologi FPGA kinerja tinggi di SoC, yang dikonfigurasi menggunakan aliran desain berbasis C yang terbukti.

Ellie Burns, direktur pemasaran, divisi Calypto Systems, Mentor mengatakan: “Achronix eFPGA menawarkan kemampuan luar biasa untuk beradaptasi dengan perubahan yang cepat dan persyaratan baru dalam bidang yang dapat diprogram, SoC. Digabungkan dengan Catapult HLS dan kecepatan verifikasi C ++, perancang chip sekarang dapat dengan mudah beralih dari perubahan algoritma ke perangkat keras berkinerja tinggi dan berkinerja tinggi dalam hitungan hari daripada minggu atau bulan. ”

Aliran teknologi para mitra memungkinkan para perancang untuk melakukan perubahan algoritmik pada tahap akhir pengembangan IP dan untuk mengoptimalkan arsitektur mikro digital. Tes perangkat lunak untuk kode level transfer register (RTL) yang dihasilkan dapat digunakan kembali, yang diklaim dapat mengurangi kebutuhan bangku tes RTL khusus hingga lebih dari 80%.

Speedcore eFPGA IP memungkinkan pelanggan untuk membuat fabric yang dapat diprogram khusus, dengan logika, memori, dan sumber daya DSP tertentu untuk memenuhi persyaratan aplikasi tertentu. Selain infrastruktur nirkabel 5G, mereka dapat digunakan di pusat data, sistem bantuan pengemudi tingkat lanjut (ADAS) dan kendaraan otonom.