Designer können die integrierte Entwicklungsumgebung (IDE) verwenden, um mithilfe der ACE-Designtools von HLS und Achronix schnell von C ++ zu FPGA zu wechseln. Die Kombination kann den Entwicklungsaufwand für 5G-Wireless- und andere Designanwendungen reduzieren, die eine Hochleistungs-FPGA-Technologie in SoCs erfordern, die mithilfe eines bewährten C-basierten Designflusses konfiguriert wurden.

Ellie Burns, Marketingdirektorin der Calypto Systems Division, Mentor, sagte: „Achronix eFPGA bietet eine enorme Fähigkeit, sich an sich spät ändernde und neue Anforderungen in einem vor Ort programmierbaren SoC anzupassen. In Verbindung mit Catapult HLS und der Verifizierungsgeschwindigkeit von C ++ können Chipdesigner jetzt problemlos innerhalb von Tagen statt Wochen oder Monaten von Algorithmusänderungen auf neue Hochleistungshardware mit geringem Stromverbrauch umsteigen. “

Der Technologiefluss der Partner ermöglicht es Designern, algorithmische Änderungen in den späten Phasen der IP-Entwicklung vorzunehmen und die digitale Mikroarchitektur zu optimieren. Softwaretests für generierten RTL-Code (Register Transfer Level) können wiederverwendet werden, wodurch der Bedarf an dedizierten RTL-Prüfständen um über 80% reduziert werden soll.

Mit Speedcore eFPGA IP können Kunden eine angepasste programmierbare Struktur mit spezifischen Logik-, Speicher- und DSP-Ressourcen erstellen, um die Anforderungen einer bestimmten Anwendung zu erfüllen. Neben der drahtlosen 5G-Infrastruktur können sie in Rechenzentren, fortschrittlichen Fahrerassistenzsystemen (ADAS) und autonomen Fahrzeugen eingesetzt werden.