Dizajneri mogu pomoću integriranog razvojnog okruženja (IDE) brzo prijeći s C ++ na FPGA pomoću HLS i Achronixovih ACE dizajnerskih alata. Kombinacija može umanjiti napore u razvoju za 5G bežične i druge dizajnerske aplikacije koje zahtijevaju visoko performansnu FPGA tehnologiju u SoC-ovima, konfiguriranim pomoću provjerenog protoka dizajna temeljenog na C.

Ellie Burns, direktor marketinga u odjelu Calypto Systems, Mentor je rekao: „Achronix eFPGA nudi nevjerojatnu sposobnost prilagođavanja kasnim promjenama i novim zahtjevima u SoC-u koji se programira na terenu. Zajedno s Catapult HLS-om i brzinom provjere C ++, dizajneri čipova sada mogu lako preći od promjene algoritma do novog hardvera niske snage, visokih performansi u danima, a ne tjednima ili mjesecima. "

Partnerski tijek tehnologije omogućava dizajnere da izvrše algoritamske promjene u kasnim fazama razvoja IP-a i optimiziraju digitalnu mikro-arhitekturu. Softverski testovi za generirani kôd razine prijenosa registra (RTL) mogu se ponovno upotrijebiti, za što se tvrdi da smanjuje potrebu za namjenskim RTL testnim klupama za više od 80%.

Speedcore eFPGA IP omogućuje kupcima stvaranje prilagođene programabilne tkanine, s određenom logikom, memorijom i DSP resursima da udovolje određenim zahtjevima aplikacije. Kao i bežična infrastruktura 5G, mogu se koristiti u podatkovnim centrima, naprednim sustavima pomoći vozaču (ADAS) i autonomnim vozilima.