Los diseñadores pueden usar el entorno de desarrollo integrado (IDE) para pasar rápidamente de C ++ a FPGA utilizando las herramientas de diseño ACE de HLS y Achronix. La combinación puede reducir el esfuerzo de desarrollo para aplicaciones inalámbricas 5G y otras aplicaciones de diseño que requieren tecnología FPGA de alto rendimiento en SoC, configuradas utilizando un flujo de diseño basado en C probado.

Ellie Burns, directora de marketing, división de Calypto Systems, Mentor dijo: “Achronix eFPGA ofrece una capacidad tremenda para adaptarse a los cambios tardíos y los nuevos requisitos en un SoC programable en campo. Junto con Catapult HLS y la velocidad de verificación de C ++, los diseñadores de chips ahora pueden pasar fácilmente del cambio de algoritmo al nuevo hardware de bajo consumo y alto rendimiento en días en lugar de semanas o meses ".

El flujo de tecnología de los socios permite a los diseñadores realizar cambios algorítmicos en las últimas etapas del desarrollo de IP y optimizar la microarquitectura digital. Las pruebas de software para el código de nivel de transferencia de registro generado (RTL) pueden reutilizarse, lo que se afirma que reduce la necesidad de bancos de prueba RTL dedicados en más del 80%.

Speedcore eFPGA IP permite a los clientes crear un tejido programable personalizado, con recursos específicos de lógica, memoria y DSP para cumplir con los requisitos de una aplicación en particular. Además de la infraestructura inalámbrica 5G, se pueden usar en centros de datos, sistemas avanzados de asistencia al conductor (ADAS) y vehículos autónomos.