A tervezők az integrált fejlesztési környezetet (IDE) használhatják a C ++ -ról az FPGA-ra történő gyors áttéréshez a HLS és az Achronix ACE tervezőeszközeinek segítségével. A kombináció csökkentheti az 5G vezeték nélküli és más tervezési alkalmazások fejlesztési erőfeszítéseit, amelyek nagy teljesítményű FPGA technológiát igényelnek a SoC-kban, bevált C-alapú tervezési folyamat felhasználásával.

Ellie Burns, a Calypto Systems üzletág marketing igazgatója, a Mentor elmondta: „Az Achronix eFPGA óriási képességet kínál arra, hogy alkalmazkodjon a későn változó és az új követelményekhez egy olyan területen programozható SoC-ban. A Catapult HLS-szel és a C ++ ellenőrzési sebességével párhuzamosan a chip-tervezők egyszerűen áttérhetnek az algoritmusváltásra az új alacsony teljesítményű, nagy teljesítményű hardverre, hetekben vagy hónapokban, nem pedig napokban. ”

A partnerek technológiai folyamata lehetővé teszi a tervezők számára, hogy algoritmikus változtatásokat hajtsanak végre az IP fejlesztésének késői szakaszaiban, és optimalizálják a digitális mikro-architektúrát. A létrehozott regisztrációs szintű (RTL) kód szoftvertesztjei újra felhasználhatók, amely állítólag több mint 80% -kal csökkenti a dedikált RTL tesztpadok szükségességét.

A Speedcore eFPGA IP lehetővé teszi az ügyfelek számára, hogy testreszabott programozható szövetet hozzanak létre, meghatározott logikával, memóriával és DSP erőforrásokkal, hogy megfeleljenek egy adott alkalmazás követelményeinek. Az 5G vezeték nélküli infrastruktúrán kívül adatközpontokban, fejlett illesztőprogram-támogató rendszerekben (ADAS) és autonóm járművekben is felhasználhatók.