설계자는 "통합 개발 환경 (IDE)"을 사용하여 HLS 및 Achronix의 ACE 설계 도구를 사용하여 C ++에서 FPGA로 빠르게 이동할 수 있습니다. 이 조합을 통해 입증 된 C 기반 설계 흐름을 사용하여 구성된 SoC에서 고성능 FPGA 기술이 필요한 5G 무선 및 기타 설계 애플리케이션의 개발 노력을 줄일 수 있습니다.

Calypto Systems 사업부 마케팅 이사 인 엘리 번즈 (Ellie Burns)는 다음과 같이 말했습니다 : 칩 설계자는 Catapult HLS 및 C ++의 검증 속도와 함께 알고리즘 변경에서 새로운 저전력 고성능 하드웨어로 몇 주 또는 몇 달이 아닌 며칠 만에 쉽게 이동할 수 있습니다.”

파트너의 기술 흐름을 통해 설계자는 IP 개발의 초기 단계에서 알고리즘을 변경하고 디지털 마이크로 아키텍처를 최적화 할 수 있습니다. 생성 된 레지스터 전송 레벨 (RTL) 코드에 대한 소프트웨어 테스트를 재사용 할 수 있으며, 이는 전용 RTL 테스트 벤치의 필요성을 80 % 이상 줄 였다고 주장합니다.

고객은 Speedcore eFPGA IP를 사용하여 특정 로직, 메모리 및 DSP 리소스를 사용하여 특정 애플리케이션 요구 사항을 충족하는 맞춤형 프로그래밍 가능 패브릭을 만들 수 있습니다. 5G 무선 인프라뿐만 아니라 데이터 센터, 첨단 운전자 보조 시스템 (ADAS) 및 자율 주행 차량에 사용할 수 있습니다.