Ontwerpers kunnen de geïntegreerde ontwikkelomgeving (IDE) gebruiken om snel van C ++ naar FPGA te gaan met behulp van de HLS en Achronix's ACE-ontwerptools. De combinatie kan de ontwikkelingsinspanning verminderen voor 5G draadloze en andere ontwerptoepassingen die krachtige FPGA-technologie in SoC's vereisen, geconfigureerd met een bewezen C-gebaseerde ontwerpstroom.

Ellie Burns, marketingdirecteur van de divisie Calypto Systems, Mentor: “Achronix eFPGA biedt een enorm vermogen om zich aan te passen aan laat veranderende en nieuwe vereisten in een veldprogrammeerbare SoC. In combinatie met Catapult HLS en de verificatiesnelheid van C ++ kunnen chipontwerpers nu gemakkelijk in dagen in plaats van weken of maanden overschakelen van algoritmeverandering naar nieuwe energiezuinige, krachtige hardware. "

Dankzij de technologiestroom van de partners kunnen ontwerpers in de late stadia van IP-ontwikkeling algoritmische wijzigingen aanbrengen en de digitale microarchitectuur optimaliseren. Softwaretests voor gegenereerde RTL-code (Register Transfer Level) kunnen opnieuw worden gebruikt, waardoor de behoefte aan speciale RTL-testbanken met meer dan 80% wordt verminderd.

Speedcore eFPGA IP stelt klanten in staat om een ​​op maat gemaakte programmeerbare fabric te maken, met specifieke logica, geheugen en DSP-bronnen om te voldoen aan de vereisten van een bepaalde applicatie. Naast de 5G draadloze infrastructuur kunnen ze worden gebruikt in datacenters, geavanceerde rijhulpsystemen (ADAS) en autonome voertuigen.