Návrháři mohou pomocí integrovaného vývojového prostředí (IDE) rychle přejít z C ++ na FPGA pomocí návrhářských nástrojů HLS a Achronix ACE. Tato kombinace může snížit vývojové úsilí pro bezdrátové a další návrhové aplikace 5G, které vyžadují vysoce výkonnou technologii FPGA v SoC, nakonfigurovanou pomocí osvědčeného konstrukčního toku založeného na C.

Ellie Burns, marketingová ředitelka divize Calypto Systems, Mentor uvedla: „Achronix eFPGA nabízí ohromnou schopnost přizpůsobit se pozdě se měnícím a novým požadavkům v poli programovatelném SoC. Ve spojení s technologií Catapult HLS a ověřovací rychlostí C ++ mohou nyní návrháři čipů snadno přecházet od změny algoritmu k novému nízkoenergetickému vysokovýkonnému hardwaru ve dnech, nikoli týdnech nebo měsících. “

Technologický tok partnerů umožňuje návrhářům provádět algoritmické změny v pozdních fázích vývoje IP a optimalizovat digitální mikroarchitekturu. Softwarové testy pro generovaný kód úrovně přenosu rejstříku (RTL) lze znovu použít, což tvrdí, že snižuje potřebu vyhrazených zkušebních stolů RTL o více než 80%.

Speedcore eFPGA IP umožňuje zákazníkům vytvářet přizpůsobitelné programovatelné struktury se specifickými logickými, paměťovými a DSP prostředky, které splňují požadavky konkrétní aplikace. Kromě bezdrátové infrastruktury 5G je lze použít také v datových centrech, pokročilých asistenčních systémech řidičů (ADAS) a autonomních vozidlech.