I progettisti possono utilizzare l'ambiente di sviluppo integrato (IDE) per passare rapidamente da C ++ a FPGA utilizzando gli strumenti di progettazione ACE di HLS e Achronix. La combinazione può ridurre lo sforzo di sviluppo del wireless 5G e di altre applicazioni di progettazione che richiedono la tecnologia FPGA ad alte prestazioni nei SoC, configurata utilizzando un flusso di progettazione basato su C collaudato.

Ellie Burns, direttore del marketing della divisione Calypto Systems, Mentor ha dichiarato: “Achronix eFPGA offre una straordinaria capacità di adattamento ai cambiamenti in ritardo e ai nuovi requisiti in un SoC programmabile sul campo. Insieme a Catapult HLS e alla velocità di verifica del C ++, i progettisti di chip possono ora passare facilmente dalla modifica dell'algoritmo al nuovo hardware a basso consumo e ad alte prestazioni in giorni anziché settimane o mesi. "

Il flusso tecnologico dei partner consente ai progettisti di apportare modifiche algoritmiche nelle fasi avanzate dello sviluppo dell'IP e di ottimizzare la microarchitettura digitale. È possibile riutilizzare i test software per il codice RTL (Register Register Transfer Level) generato, che sostiene di ridurre la necessità di banchi di test RTL dedicati di oltre l'80%.

Speedcore eFPGA IP consente ai clienti di creare un fabric programmabile personalizzato, con risorse logiche, di memoria e DSP specifiche per soddisfare i requisiti di un'applicazione specifica. Oltre all'infrastruttura wireless 5G, possono essere utilizzati in data center, sistemi avanzati di assistenza alla guida (ADAS) e veicoli autonomi.