Designere kan bruke det integrerte utviklingsmiljøet (IDE) for å raskt gå fra C ++ til FPGA ved hjelp av HLS og Achronix ACE designverktøy. Kombinasjonen kan redusere utviklingen for 5G trådløse og andre designapplikasjoner som krever FPGA-teknologi med høy ytelse i SoCer, konfigurert ved hjelp av en velprøvd C-basert designstrøm.

Ellie Burns, direktør for markedsføring, divisjon Calypto Systems, sa Mentor: “Achronix eFPGA tilbyr en enorm evne til å tilpasse seg sen endring og nye krav i et feltprogrammerbart SoC. Sammen med Catapult HLS og verifiseringshastigheten til C ++, kan chipdesignere nå enkelt gå fra algoritmeendring til ny maskinvare med lite ytelse og høy ytelse i løpet av dager i stedet for uker eller måneder. "

Partnernes teknologiflyt gjør det mulig for designere å gjøre algoritmiske endringer i de sene stadiene av IP-utvikling og å optimalisere den digitale mikroarkitekturen. Programvaretester for generert registeroverføringsnivå (RTL) -kode kan gjenbrukes, noe som hevdes å redusere behovet for dedikerte RTL-testbenker med over 80%.

Speedcore eFPGA IP gjør det mulig for kunder å lage et tilpasset programmerbart stoff, med spesifikke logikk-, minne- og DSP-ressurser for å oppfylle kravene til en bestemt applikasjon. I tillegg til den trådløse 5G-infrastrukturen, kan de brukes i datasentre, avanserte sjåførassistansesystemer (ADAS) og autonome kjøretøy.