Designers kan använda den integrerade utvecklingsmiljön (IDE) för att snabbt gå från C ++ till FPGA med hjälp av HLS och Achronix ACE-designverktyg. Kombinationen kan minska utvecklingsarbetet för 5G trådlösa och andra designapplikationer som kräver högpresterande FPGA-teknik i SoC, konfigurerade med ett beprövat C-baserat designflöde.

Ellie Burns, marknadschef för Calypto Systems-divisionen, sa Mentor: ”Achronix eFPGA erbjuder en enorm förmåga att anpassa sig till sen förändring och nya krav i ett fältprogrammerbart SoC. Tillsammans med Catapult HLS och verifieringshastigheten för C ++ kan chipdesigners nu enkelt gå från algoritmbyte till ny lågeffekt, högpresterande hårdvara på dagar snarare än veckor eller månader. ”

Partnernas teknikflöde gör det möjligt för designers att göra algoritmiska förändringar i de sena stadierna av IP-utvecklingen och optimera den digitala mikroarkitekturen. Programvarutest för genererad registeröverföringsnivå (RTL) -kod kan återanvändas, vilket påstås minska behovet av dedikerade RTL-testbänkar med över 80%.

Speedcore eFPGA IP gör det möjligt för kunder att skapa ett anpassat programmerbart material, med specifika logik-, minne- och DSP-resurser för att möta en viss applikations krav. Förutom den trådlösa 5G-infrastrukturen kan de användas i datacenter, avancerade förarassistanssystem (ADAS) och autonoma fordon.