Moscone Center, San Francisco, er vert for DAC 25-28 juni

OneSpin Solutions og Austemper Design Systems vil begge fremheve verktøy for funksjonell sikkerhetsverifisering. Austemper vil fokusere på oppdragskritisk systemutvikling, med KaleidoScope-verktøypakken som støtter analog design for samtidig, forplantning av blandet signalfeil. Den automatiserte verktøypakken har sikkerhetsanalyser, syntese og verifiseringsmuligheter for sertifiseringsorienterte applikasjoner. Den brukes til storskala bildesign i ADAS og autonom kjøring. Samtidig feilsimulering inkluderer simuleringer anbefalt av ISO 26262 for å oppfylle ASIL-kravene.

Selskapet samarbeidet nylig med OneSpin Solutions for å ta i bruk en verktøystøttet metodikk for funksjonelle sikkerhetsapplikasjoner, og kombinerer en design og verifiseringsflyt, som vil bli demonstrert ved OneSpin-messen. Maskinvaresikkerhetsmekanismer er satt inn i brikkeutforming, og OneSpin Solutions ’verktøy formelt verifiser maskinvaresikkerhetslogikken. Ekvivalenskontroll sørger for at den innsatte sikkerhetslogikken ikke påvirker regelmessig funksjonalitet og feilregistreringsanalyse verifiserer at sikkerhetsmekanismer fungerer korrekt i tilfelle tilfeldige feil.

OneSpin promoterer også sitt Tool Qualification kit, etter bekreftelse fra TÜV SÜD av verktøyutviklingsprosessene. Det første settet er tilgjengelig for selskapets 360 EC-FPGA EDA-verktøy, en automatisk sekvensiell ekvivalenskontroll som forhindrer FPGA-designstrømmer fra å innføre implementeringsfeil. Settet er sertifisert i henhold til ISO 26262, IEC 61508 og EN 50128.

FPGA-innsikt

Fortsatt med FPGA-design har Plunify samarbeidet med Xilinx for å tilby Vivado design suite i skyen, via Plunify Cloud-plattformen. Designere betaler så lite som 50c for å kompilere et Vivado-prosjekt i Amazon Web Services (AWS) -skyen, inkludert lisenser.

Selskapet vil også demonstrere forbedringer av InTime-programvaren for nedleggelse av timing for å optimalisere FPGA-timing i skyen (figur 1). InTime Optimization Methodology kan forbedre klokkefrekvensen med 20 til 80% og oppfylle tidsstyringskrav i dager, snarere enn uker via maskinlæring. Programvaren akselererer også tidsavslutning og optimalisering og er tilgjengelig via nettskyen.

Achronix Semiconductor, som fremmer eFPGA-teknologi, samarbeider med IP-spesialisten CAST for å øke gjennomstrømningen og spare inn lagring i minnet.

De to utstillerne vil forklare hvordan CASTs tapsfri komprimerings-IP er blitt portert til Achronix FPGA-porteføljen for bruk i datasenter- og mobile edge-dataoverføringsapplikasjoner. Maskinvareimplementeringen av den tapeløse komprimeringsstandarden for Deflate, GZIP og ZLIB, er kompatibel med programvareimplementeringer som brukes for komprimering eller dekompresjon for å gi opptil 100 Gbit / s gjennomstrømning med lav komprimering og lav latens, kombinert med Speedcore eFPGA-teknologi for å flytte og lagre store data med et lavt strømforbruk.

CAST har portet IP-en til Achronix FPGA-er

Energieffektivitet

Når vi snakker om strømstyring, identifiserer en annen utstiller, Baum, energieffektivitet som det mest underutviklede området innen chipdesign. Det automatiserte kraftanalyse- og modelleringsverktøyet er designet for bil-, IoT-, mobil-, nettverks- og serverprosjekter. PowerBaum 2.0 (figur 3) støtter dynamisk og statisk kraft, tar inn RTL- og netlist-beskrivelser, og legger til støtte for strømanalyse med maskinvareemulering. Dette, sier selskapet, lar ingeniører fikse strømfeil i realistiske programvarescenarier. Verktøyet støtter også analyse med vilkårlige temperaturer som er spesifisert av designere, for å vurdere effekten av temperatur på et designs strømforbruk.

Hos DAC vil selskapet også introdusere PowerWurzel, en motoranalysemotor for gate-nivå som skal integreres med PowerBaum for kraftmodellering.

Figur 3 Baums verktøy analyserer energieffektivitet

Skybasert SoC-design og verifiseringsverktøy for IC-design fra Metrics inkluderer Cloud Simulator and Verification Manager, designet for å administrere simuleringskrav og ressurser, justere dem opp eller ned hvert minutt. Selskapet hevder at Google Cloud muliggjør ubegrenset UVM-kompatibel SystemVerilog-simuleringskapasitet og egen, webbasert verifiseringsadministrasjon for raskere regresjonstid, reduserte trunk-kodefeil og forutsigbar kodedekning.

Bortsett fra utstillere, arrangerer arrangementet tekniske økter og et program med hovedtaler som adresserer aktuelle områder. I år vil for eksempel Cadence være vertskap for en tutorial om ‘Functional Safety and Reliability for Automotive Applications’, og en om maskinlæring (‘Machine Learning Tar tale anerkjennelse ytelse til neste nivå’). En hovednote av Anna-Katrina Shedletsky, Instrumental, mandag 25. juni, vil fokusere på ‘Automating Intelligence: Machine Learning and the Future of Manufacturing’. Å bruke ML og AI for sosialt hjelpende robotikk (SAR) blir utforsket i torsdagens grunnton av Maja Matarić, University of South California, som vil presentere ‘Automation vs Augmentation: Socially Assistive Robotocs and the Future of Work’.

En annen hovednotat forfekter RISC-V som et middel til å frigjøre arkitekter fra proprietære instruksjonssettarkitekturer (ISAer). David A Patterson, Google og University of California, vil presentere ‘A New Golden Age for Computer Architecture: Domain Specific Accelerators and Open RISC-V’.

Et nytt område i år på DAC er Design Infrastructure Alley. Initiativet fra ESD Alliance og Association for High-Performance Computing Professionals er et område dedikert til IT-infrastruktur for design av elektroniske systemer og komponenter. I tillegg til databehandlings- og lagringskrav for design og styring av bruk av skyen, er det et dedikert Design-on-the-Cloud paviljongteater som diskuterer lisensstyring, nettbasert databehandling og datasikkerhet.