Das Moscone Center in San Francisco ist vom 25. bis 28. Juni Gastgeber des DAC

OneSpin Solutions und Austemper Design Systems werden beide Tools zur Überprüfung der funktionalen Sicherheit hervorheben. Austemper wird sich mit der KaleidoScope-Tool-Suite auf die unternehmenskritische Systementwicklung konzentrieren, die das analoge Design für die gleichzeitige Ausbreitung von Fehlern mit gemischten Signalen unterstützt. Die automatisierte Tool-Suite verfügt über Funktionen zur Sicherheitsanalyse, -synthese und -verifizierung für zertifizierungsorientierte Anwendungen. Es wird für großflächige Fahrzeugkonstruktionen in ADAS und für autonomes Fahren verwendet. Die gleichzeitige Fehlersimulation umfasst Simulationen, die von ISO 26262 empfohlen werden, um die ASIL-Anforderungen zu erfüllen.

Das Unternehmen hat kürzlich eine Partnerschaft mit OneSpin Solutions geschlossen, um eine werkzeuggestützte Methodik für funktionale Sicherheitsanwendungen zu entwickeln, die einen Entwurfs- und Verifizierungsablauf kombiniert, der am OneSpin-Stand demonstriert wird. Hardware-Sicherheitsmechanismen werden in Chip-Designs eingefügt, und die Tools von OneSpin Solutions überprüfen formell die Hardware-Sicherheitslogik. Die Äquivalenzprüfung stellt sicher, dass die eingefügte Sicherheitslogik die reguläre Funktionalität nicht beeinträchtigt, und die Fehlererkennungsanalyse überprüft, ob die Sicherheitsmechanismen bei zufälligen Fehlern ordnungsgemäß funktionieren.

OneSpin bewirbt auch sein Tool Qualification Kit, nachdem TÜV SÜD seine Toolentwicklungsprozesse überprüft hat. Das erste Kit ist für das 360 EC-FPGA EDA-Tool des Unternehmens verfügbar, eine automatische sequentielle Äquivalenzprüfung, die verhindert, dass FPGA-Entwurfsabläufe Implementierungsfehler verursachen. Das Kit ist nach ISO 26262, IEC 61508 und EN 50128 zertifiziert.

FPGA-Einblicke

Plunify arbeitet weiterhin mit Xilinx zusammen, um die Vivado Design Suite in der Cloud über die Plunify Cloud-Plattform anzubieten. Designer zahlen nur 50 Cent für die Kompilierung eines Vivado-Projekts in der Amazon Web Services (AWS) -Wolke, einschließlich Lizenzen.

Das Unternehmen wird außerdem Verbesserungen an seiner InTime-Timing-Closure-Software zur Optimierung des FPGA-Timings in der Cloud demonstrieren (Abbildung 1). Die InTime-Optimierungsmethode kann die Taktfrequenz um 20 bis 80% verbessern und die Timing-Anforderungen in Tagen und nicht in Wochen durch maschinelles Lernen erfüllen. Die Software beschleunigt auch das Schließen und Optimieren des Timings und wird über die Cloud aufgerufen.

Achronix Semiconductor fördert die eFPGA-Technologie und arbeitet mit dem IP-Spezialisten CAST zusammen, um den Durchsatz zu erhöhen und Speicherplatz zu sparen.

Die beiden Aussteller erläutern, wie die verlustfreie Komprimierungs-IP von CAST für den Einsatz in Rechenzentrums- und Mobile Edge-Datenübertragungsanwendungen auf das Achronix FPGA-Portfolio portiert wurde. Die Hardware-Implementierung des verlustfreien Komprimierungsstandards für Deflate, GZIP und ZLIB ist mit Software-Implementierungen kompatibel, die für die Komprimierung oder Dekomprimierung verwendet werden, um einen Durchsatz von bis zu 100 Gbit / s bei geringer Komprimierung und geringer Latenz zu erzielen, gepaart mit der Speedcore eFPGA-Technologie zum Verschieben und Speichern großer Datenmengen Daten bei geringem Stromverbrauch.

CAST hat seine IP auf die FPGAs von Achronix portiert

Energieeffizienz

Ein anderer Aussteller, Baum, spricht von Energieverwaltung und bezeichnet die Energieeffizienz als den am wenigsten entwickelten Bereich im Chipdesign. Das automatisierte Tool zur Leistungsanalyse und -modellierung wurde für Automobil-, IoT-, Mobil-, Netzwerk- und Serverprojekte entwickelt. PowerBaum 2.0 (Abbildung 3) unterstützt dynamische und statische Leistung unter Berücksichtigung von RTL- und Netzlistenbeschreibungen und bietet Unterstützung für die Leistungsanalyse mit Hardwareemulation. Auf diese Weise können Ingenieure nach Angaben des Unternehmens Stromfehler in realistischen Softwareszenarien beheben. Das Tool unterstützt auch Analysen mit beliebigen Temperaturen, die von Designern festgelegt werden, um die Auswirkungen der Temperatur auf den Stromverbrauch eines Designs zu bewerten.

Auf der DAC wird das Unternehmen auch PowerWurzel vorstellen, eine Leistungsanalyse-Engine auf Gate-Ebene, die zur Leistungsmodellierung in PowerBaum integriert werden soll.

Abbildung 3 Baums Tools analysieren die Energieeffizienz

Zu den Cloud-basierten SoC-Entwurfs- und Verifizierungswerkzeugen für das IC-Design von Metrics gehören der Cloud-Simulator und der Verifizierungsmanager, mit denen Simulationsanforderungen und -ressourcen verwaltet und jede Minute nach oben oder unten angepasst werden können. Das Unternehmen behauptet, dass Google Cloud eine unbegrenzte UVM-kompatible SystemVerilog-Simulationskapazität und ein natives, webbasiertes Verifizierungsmanagement für schnellere Regressionszeiten, weniger Amtsleitungscodefehler und vorhersehbare Codeabdeckung ermöglicht.

Neben den Ausstellern finden auf der Veranstaltung technische Sitzungen und ein Keynote-Programm zu aktuellen Themen statt. In diesem Jahr wird Cadence beispielsweise ein Tutorial zum Thema „Funktionale Sicherheit und Zuverlässigkeit für Automobilanwendungen“ und ein Tutorial zum Thema maschinelles Lernen („Maschinelles Lernen bringt Spracherkennungsleistung auf die nächste Stufe“) veranstalten. Eine Keynote von Anna-Katrina Shedletsky, Instrumental, am Montag, den 25. Juni, befasst sich mit dem Thema „Automatisierung von Intelligenz: Maschinelles Lernen und die Zukunft der Fertigung“. Die Verwendung von ML und KI für sozial assistive Robotik (SAR) wird in der Keynote von Maja Matarić von der University of Southern California am Donnerstag untersucht, in der „Automatisierung gegen Augmentation: sozial assistierende Robotocs und die Zukunft der Arbeit“ vorgestellt wird.

Eine weitere Keynote befürwortet RISC-V als Mittel, um Architekten von proprietären Befehlssatzarchitekturen (ISAs) zu befreien. David A Patterson, Google und die University of California, präsentieren "Ein neues goldenes Zeitalter für die Computerarchitektur: domänenspezifische Beschleuniger und Open RISC-V".

Ein neues Gebiet in diesem Jahr bei DAC ist die Design Infrastructure Alley. Die Initiative der ESD Alliance und der Association for High-Performance Computing Professionals ist ein Bereich, der sich der IT-Infrastruktur für den Entwurf elektronischer Systeme und Komponenten widmet. Neben den Computer- und Speicheranforderungen für das Design und die Verwaltung der Cloud-Nutzung gibt es ein spezielles Design-on-the-Cloud-Pavillon-Theater, in dem Lizenzmanagement, Grid-Computing und Datensicherheit behandelt werden.