Moscone Center, San Francisco, será sede del DAC del 25 al 28 de junio

OneSpin Solutions y Austemper Design Systems destacarán las herramientas para la verificación de seguridad funcional. Austemper se centrará en el desarrollo de sistemas de misión crítica, con el conjunto de herramientas KaleidoScope que admite el diseño analógico para la propagación simultánea de fallas de señales mixtas. El conjunto de herramientas automatizadas tiene capacidades de análisis de seguridad, síntesis y verificación para aplicaciones orientadas a la certificación. Se utiliza para diseños automotrices a gran escala en ADAS y conducción autónoma. La simulación de fallas concurrentes incluye simulaciones recomendadas por ISO 26262 para cumplir con los requisitos de ASIL.

La compañía se asoció recientemente con OneSpin Solutions para adoptar una metodología basada en herramientas para aplicaciones de seguridad funcional, combinando un flujo de diseño y verificación, que se demostrará en el stand de OneSpin. Los mecanismos de seguridad de hardware se insertan en los diseños de chips y las herramientas de OneSpin Solutions verifican formalmente la lógica de seguridad de hardware. La verificación de equivalencia asegura que la lógica de seguridad insertada no afecte la funcionalidad regular y el análisis de detección de fallas verifica que los mecanismos de seguridad funcionen correctamente en caso de errores aleatorios.

OneSpin también está promoviendo su kit de calificación de herramientas, luego de la verificación por parte de TÜV SÜD de sus procesos de desarrollo de herramientas. El kit inicial está disponible para la herramienta 360 EC-FPGA EDA de la compañía, una verificación automática de equivalencia secuencial que evita que los flujos de diseño FPGA introduzcan errores de implementación. El kit está certificado por ISO 26262, IEC 61508 y EN 50128.

Perspectivas de FPGA

Aún con el diseño FPGA, Plunify ha colaborado con Xilinx para ofrecer la suite de diseño Vivado en la nube, a través de la plataforma Plunify Cloud. Los diseñadores pagan tan poco como 50c para compilar un proyecto Vivado en la nube de Amazon Web Services (AWS), incluidas las licencias.

La compañía también demostrará mejoras en su software de cierre de tiempo InTime para optimizar el tiempo de FPGA en la nube (Figura 1). La metodología de optimización InTime puede mejorar la frecuencia de reloj en un 20 a 80% y cumplir con los requisitos de tiempo en días, en lugar de semanas a través del aprendizaje automático. El software también acelera el cierre y la optimización del tiempo y se accede a través de la nube.

Promoviendo la tecnología eFPGA, Achronix Semiconductor está colaborando con el especialista en IP CAST para aumentar el rendimiento y ahorrar en almacenamiento de memoria.

Los dos expositores explicarán cómo la IP de compresión sin pérdida de CAST se ha portado a la cartera FPGA de Achronix para su uso en aplicaciones de transferencia de datos de borde móvil y centro de datos. La implementación de hardware del estándar de compresión sin pérdidas para Deflate, GZIP y ZLIB, es compatible con las implementaciones de software utilizadas para la compresión o descompresión para proporcionar un rendimiento de hasta 100 Gbit / s con baja compresión y baja latencia, junto con la tecnología Speedcore eFPGA para mover y almacenar grandes datos a bajo consumo de energía.

CAST ha portado su IP a los FPGA de Achronix

Eficiencia energética

Hablando de administración de energía, otro expositor, Baum, identifica la eficiencia energética como el área menos desarrollada en el diseño de chips. Su herramienta automatizada de análisis y modelado de energía está diseñada para proyectos automotrices, IoT, móviles, de redes y servidores. PowerBaum 2.0 (Figura 3) admite energía dinámica y estática, tomando descripciones de RTL y netlist, y agrega soporte para análisis de energía con emulación de hardware. Esto, dice la compañía, permite a los ingenieros corregir errores de energía en escenarios de software realistas. La herramienta también admite análisis con temperaturas arbitrarias especificadas por los diseñadores para evaluar los efectos de la temperatura en el consumo de energía de un diseño.

En DAC, la compañía también presentará PowerWurzel, un motor de análisis de potencia a nivel de puerta que se integrará con PowerBaum para el modelado de potencia.

Figura 3 Las herramientas de Baum analizan la eficiencia energética

Las herramientas de diseño y verificación de SoC basadas en la nube para el diseño de IC de Metrics incluyen Cloud Simulator and Verification Manager, diseñado para administrar los requisitos y recursos de simulación, ajustándolos cada minuto. La compañía afirma que Google Cloud permite una capacidad ilimitada de simulación SystemVerilog compatible con UVM y una gestión de verificación nativa basada en la web para tiempos de regresión más rápidos, errores de código troncal reducidos y cobertura de código predecible.

Además de los expositores, el evento alberga sesiones técnicas y un programa de conferencias sobre áreas temáticas. Este año, por ejemplo, Cadence organizará un tutorial sobre "Seguridad y confiabilidad funcional para aplicaciones automotrices", y uno sobre aprendizaje automático ("El aprendizaje automático lleva el rendimiento del reconocimiento de voz al siguiente nivel"). Una nota clave de Anna-Katrina Shedletsky, Instrumental, el lunes 25 de junio, se centrará en "Automatizar la inteligencia: aprendizaje automático y el futuro de la fabricación". Maja Matarić, de la Universidad del Sur de California, que presentará "Automatización versus aumento: Robotocs de asistencia social y el futuro del trabajo", explora el uso de ML e IA para la robótica de asistencia social (SAR).

Otra nota clave aboga por RISC-V como un medio para liberar a los arquitectos de arquitecturas de conjuntos de instrucciones (ISA) patentadas. David A Patterson, Google y la Universidad de California, presentarán "Una nueva edad de oro para la arquitectura de computadoras: Aceleradores específicos de dominio y Open RISC-V".

Una nueva área este año en DAC es el Design Infrastructure Alley. La iniciativa de la ESD Alliance and Association for High-Performance Computing Professionals es un área dedicada a la infraestructura de TI para el diseño de sistemas y componentes electrónicos. Además de los requisitos informáticos y de almacenamiento para el diseño y la gestión del uso de la nube, existe un pabellón dedicado al diseño en la nube que trata la gestión de licencias, la computación en red y la seguridad de los datos.